SerDes 模拟版图工程师 30-50万

一、核心定位
负责高速SerDes（56G/112G/224G） 收发器（TX/RX）、PLL/CDR、CTLE/DFE、Driver/Receiver 等关键模块的高性能模拟/数模混合版图设计，保障高速链路SI/PI、低寄生、高匹配与可靠性，支撑先进工艺（7nm/5nm/3nm、FinFET/GAA）流片成功。
二、岗位职责
1. 版图设计与规划
• 独立完成SerDes核心模块版图：PLL、CDR、CTLE、DFE、TX Driver、RX Frontend、LDO/Bandgap、ESD 等。
• 制定高速模块Floorplan：优化电源/地网格、差分对对称、敏感路径隔离、数模分区，控制寄生R/C/L。
• 精细化布局布线：差分线等长/等距、高速信号线短直、电流路径对称、器件严格匹配（电流镜、差分对）。
• 顶层集成：Padring、电源分配、跨模块高速链路、封装/PCB协同，保障全链路SI/PI。
2. 物理验证与可靠性
• 全流程物理验证：DRC/LVS/ERC/Antenna/EM/IR-drop/Latch-up，闭环所有问题，输出GDSII。
• 寄生参数抽取（PEX）与后仿协同：配合前端优化寄生，确保眼图、抖动、带宽、功耗达标。
• 工艺与流片：熟悉先进CMOS/FinFET/GAA PDK，对接晶圆厂/封装厂，保障Tape-out与良率。
3. 协同与效率
• 与电路设计、数字后端、测试、封装团队紧密协作，对齐设计意图与性能目标。
• 编写版图文档、验证报告、设计规范；用Skill/Python/TCL自动化重复任务，提升效率。
三、任职要求
1. 基础条件
• 微电子/集成电路/电子工程等，本科及以上；2–5年 SerDes/高速模拟版图经验，有56G+流片量产优先。
2. 工具与工艺
• 熟练：Cadence Virtuoso、Synopsys Custom Compiler、Calibre；精通先进工艺（7nm及以下）PDK规则。
• 熟悉：PCIe、USB、Ethernet、DDR、MIPI 等高速接口协议与PHY版图要求。
3. 核心技能
• 精通SerDes版图方法论：差分对匹配、时钟树优化、高速信号隔离、EM/IR-drop、ESD/Latch-up。
• 具备SI/PI分析能力，能独立解决高速链路抖动、串扰、电源噪声问题。
• 熟悉PEX后仿迭代，可基于仿真结果优化版图寄生。
4. 综合能力
• 严谨细致、抗压强，适应项目节点；良好跨团队沟通，快速定位并解决复杂问题。
5.加分项
• 112G/224G SerDes、光通信SerDes、Chiplet/UCIe/HBM 版图经验。
• 工业级SerDes、先进封装（2.5D/3D）版图经验。
• 脚本开发能力，实现版图自动化与流程优化。

北京某光芯片科技公司