数字前端设计工程师 40-70万

任职要求：
1、熟练掌握Verilog HDL，能够使用RTL描述复杂数字电路；
2、熟悉VCS/Verdi等常见debug工具，能够对大规模数字电路进行仿真及debug；
3、能够采用Design compiler(或Quartus/Vivado/Synplify等FPGA工具)对RTL设计进行综合并分析时序、面积；
4、熟悉DDR读写原理、熟悉常见片上总线规范（例如AMBA AXI）；
5、对视频编解码、GPU、GE2D、Display Engine等机器视觉相关方向有强烈的学习意愿。

合肥某芯片公司